>>110
109行目と110行目の間に、

else
time_cnt <= time_cnt

を入れれば、ラッチが生成されずに、
ＦＦによる自己代入回路が生成されるぞ。

ラッチも立派な回路なんだけどね。
使用禁止なのは、富士通のツール(ｇｉｓｔａ）で
タイミング検証ができなくなるから。
あと、富士通のゲートシミュレーションツール(lsc)で、
ゲートシミュレーションができなくなるから。
富士通ルールなんだよね。

ラッチだと、回路面積はＦＦの半分だし、
クロックで動かないから消費電力がさがる。
というメリットがある。

あと、富士通の消費電力計算ツールでも、
ラッチは計算できないからラッチ禁止。
富士通ルールなんだよね。

論理合成したあとにｇｒｅｐしてラッチがなければ
富士通ルールではＯＫだよ。

ＮＥＣのＣＶＣシリーズもそうだった。

東芝は関わった事ないから分からない。
あそこも独自のテクノロジーがあるらしいぞ。