FPGAの経験を生かして、30万ゲート規模のASICフロンエンド設計を、フローディアのIP含め5カ月位で構築して、テープアウトさせたけど、清水クンとやらにみてもらいたいわ。
そこまでやっても給料が格安で辞めたけど。

多分。今頃、武蔵事業所就業場所の日立ICSクンが評価終えたところ。

内部バスの設計が、レイアウト屋の事を考慮していないので(わからない・仕様が決まらないのでそこまで設計できない・むしろリスク)、チップサイズが意味も無くでかいけど。

そのあたりは、武蔵事業所にご勤務なさっている。優秀な方々と、東武東上線沿いの印刷会社の優秀な方々なら、余裕でしょ。

内部バスを、シリアルでやってとかパワポが出てきたけど、パラシリ変換のverilogぐらい3時間、日立ICSレベルでも3日間でかけるよね。

勝手に打ち合わせしてきて、全部オレが年収430程度で組まされル訳だよ

日立グループの諸君と、その退職者の諸君へ。

対応して、検討して。

とわめく甘ったれの相手する暇はない。

自分でやれば。給料高いんでしょ。