自作エフェクター 58
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自作エフェクターに関するスレです。
dat落ち回避の為なるべくage進行で。
頭のおかしい人を見かけても相手をせず、スルー、NGリストに放り込みましょう。
エレキギター／ベースの関連機器等の話題であれば特に制限しませんが、
以下の内容等の書き込みでレスがつかなくても怒らないでください。
・既製品のモディファイ（改造・調整など）
・アンプの自作
・小規模/個人の製作～既製品（オークション出品を含む）の評論・使用レポート etc.
専門スレがあればそちらも参考に。
電気・電子板もどうぞ。
前スレ
自作エフェクター 57
http://lavender.5ch.net/test/read.cgi/compose/1489994279/
>>2以降も参考に >>303
もう一点、私が>297で間違いを書いていたので訂正。
×ソース→ゲート方向でダイオード接続してれば合ってる
○ゲート→ソース方向でダイオード接続が正常
NchJFETはゲートがP、ソースドレインがNなのでゲート→ソースもゲートドレインもダイオード接続になる 三割も理解できないけど勉強になると思って一所懸命読んでるわ
教えてくれてる人は設計の専門家か何かで職業にしてるの？趣味でこのレベル？ 高いね
J201ではないみたいな値だね
これだけ見ても歪みが薄めになるだろうことは想像できる 途中送信もとい
>>286
高いね
平均するとまるでJ201じゃないみたいな値でちょうど歪が薄めの仕上がりになるだろう感じだし
逆に言えば回路的にミスはないのかもしれない
（値としてはj201と2SK30A-Yランクの中間ぐらいの感じになるのかな）
この際fetを然るべき所で入手して総差し替えしてみるというのも早いかもしれない
今挿してるのは別の用途に使えば無駄になるわけじゃないし
（どこで入手したものか教えてもらえると今後の参考になります）
もしくは値に従って定数Rsを変更するなり、でも音色を忠実にするのに並列コンデンサの値まで合わせようとするとまた手間ではある >311
設計職か否か、イエスかノーかで言えばイエス
ただし、エフェクター設計なんかではないし、アナログの仕事ばっかりやってるわけでもない。
JFETって最近はあまり使われてないというか、現場の若いもんの認識では恐らくFET=MOSって認識
ヘタすると40代の人でも「JFETって何？」ってレベルだったりする。
逆に私がこの立場で思うのは、この質問者はちゃんと勉強すればアナログ回路設計の仕事ができる人だと思う
指示したら冶具を自分で調べてIdssとVpを測定してるし、質問の仕方がどっちかというと仕事のできる人の喋り方 >>314
こういう人がいるから5ちゃんはまだやっていけるんだな
ありがたやありがたや… なるほどなー普段の自分の仕事では絶対関わらない人たちだから面白いわ
俺も自分の専門の板に行って質問応えてみたりするよ >>315
そして香ばしいとか言うやつがいるから荒れるんだな
くわばらくわばら… 自分の持ってない知識を教えてくれる人がいるのはとてもありがたインド人 >>306
まだ出来ていません、プリンター持っていないのでデータシートの印刷を友人に頼んだので届き次第やってみようと思っています
もし電コンを入れる場合10uF以外の容量も試してみた方がいいのでしょうか？ >>313
桜屋電機さんのノーブランド品を使いました
Fairchild製は探しても見つからなかったのでギャレットさんでSiliconix製を買ってみようかと思っています >>321
今桜屋電気さん見てみたら”ノーブランド”と冠され（自分が購入した頃の）1/3位の価格で出てるみたいだね
今どこも少ないけど海外含めいろいろ探す手間が必要ですね
>>306氏ではないけど
バイパス電コン入れる場合は容量で増幅される帯域幅が変わってくるので音色で好みを選べばいいとも思います
10uだと低域はそれほど持ち上がらないので、（クリアに）歪ませる前提の回路にはいいと思います
また（ただ）低音弦をズンズン響かせるような歪がほしい場合にはもう少し大きくてもいいと思います(～22u,～47u～)
また、Dimitri Danyuk "Triode Emulator"の記事にあるように擬似３極管の為にはFetではバイパスコンデンサは省くべきとされますが
前半の直接歪に関わらない部分であったり、また厳密なイミュレートでなければ音色の好みでもいいと思います。自分もバイパスコンデンサの無い音色が好みですが、その場合はRsを低い値にして増幅率を上げるのも手だと思います
ただ、バイパスコンデンサを入れる場合、Rsの値によって特定帯域の持ち上がり具合が変わってきたり、詳しい方が上で書かれているようにidssのどの辺りの範囲を使うかということもあるので
色々な周辺値を試してみるのも（手間ではあるけど）楽しいと思います 回路図がなくてイマイチ話が見えてないんだが、これでいいですかね?
https://blog-imgs-86.fc2.com/d/i/y/diy4life/seventheavengworx-1.jpg
>>322
コンデンサの容量「だけ」では決まらない
コンデンサと並列接続されるソース抵抗Rsの組がハイパスフィルタを構成するから、カットオフ周波数を計算すべき
因みにRATの場合、約60Hzでカットオフしてる
>>321
秋月にある＞J201
桜屋はAliexpressとかの転売じゃないかな 他の人もレスしてくれてるようだけど
具体的計算はRsの抵抗値との兼ね合い。
Rs（抵抗値）=1/(ωC)となる時のω→fがいわゆるフィルターのカットオフ周波数というやつで
10kΩと10uFなら1/(2πRC)≒1.6Hz
厳密に言うと、DS間のコンダクタンスとの分圧が伝達関数になるのだけど、フェイザーを分析したりしないので割愛。 但し、注意点が一点。
これは負帰還あり（Cなし）と、負帰還なしの裸利得（十分大きいCあり）の間の「中間の動作をする点」
であって、パッシブフィルターのカットオフともオペアンプなんかの負帰還とも違う減衰率/Octになっている点に留意 ギターの最低音域、80Hzあたりで、ほぼ容量性の振る舞い≒ほぼ完全に平滑、という意趣で10uFと書いたわけであって
カットアンドトライするなら、100nとか47nとかにすると良いかも イチャモンつけるわけではないけれど、
前々からDSGの電位測れって言ってる人は、その目的と機序を説明できてないんだよな。
動作点を特定できたとこでVpもIdssもわからん状態でやっても無意味と私は断言するね 逆に言えば、VpとIdssの判明している石から動作点を特定するのは計算のみでほぼできる。 素人さんに部品の取り外し、付け直しをさせるような手順を指示するのはどうかと LTSpiceで初段から４段目までざっと組んでみた結果
石はデフォで入ってるモデル：２N4393で置き換えて
ドレイン抵抗を調整すると順番に10k 24k 90k 12k
この回路のキモはたぶん３段目
Vp側で綺麗に歪ませる意図でRsを10kにして帰還してるんだけど、増幅率を稼ぎにくい Vp側のソフトクリップにすると、電源電圧を上げるかドレイン抵抗を下げる方向なんだけど
どっちも同じ方向で歪みは少なくなる方向の調整だな。
因みに上記の定数だと二段目の入力で飽和領域（G→S間のダイオードが導通する領域）に入ってしまうので
そこで結構いびつな波形になりがち 追記：上記で用いた2N4393のモデルのVpは1.4V程度Idssは2.5mA程度
質問者の手持ちの石はVp1.5VのIdss2mA程度で、Idが全体的に低くなるはず
つまり３段目が100kトリムじゃちょっと足りてないかもしれない 個人的な経験則としては、この手の低電圧ソース接地回路は
Rdの値をRsの５～20倍程度にして落ち着くように思う
３段目のドレイン抵抗を（47k+100kトリム）みたいな感じにするといいかも あと、初段では飽和領域にはならないという前提でちょっと高目に設定した方がゲインは稼げるので
ドレイン電圧を電源電圧の1/3くらいまで下げた調整にする、など だんだん読めてきたな。
これ飽和領域に入った時のゲート電流を流したくないから前段の出力インピーダンスを500kとかにしてるのかもな。 >>322,324
modなり回路図にない追加部による好みの音を探す（設定する）場合は（自分の場合だと）
たとえばRsと並行コンデンサによるHPF（cf）の計算は
1.LTSpiceなり自作の計算機なり計算サイトでできるが（その際グラフとして目視できる点もいい）
2.それから実機（の出音）をスペアナのグラフと耳で確認し合わせていく（できれば実環境をできるだけ再現した状況がいい）
これを何回も繰り返しやっていると、感覚的にこれ位かな？で大体の値から始めることができるようになる
（mod/自作回路の為の）実際の作業効率としては悪くないと思う
感覚でやったとて紛れも無く計算（関数）は存在しているわけで、双方からのアプローチが望ましいわけだが
当該回路でも諸々tone回路以外にinputの68kミラーやＱ2,3のドレインcapなどLPFが形成れているが
Rs並列Ｃ容量によってcfが移動すると共に、Rs値により山の高さ（勾配）も変わる
帯域が高くなるにつれ前述のLPFによりさらに変化率も変わる
単純にひとつの並行R/C回路のフィルター計算で追っ付くものでないし
複合的な特性は結局LTSpiceなどで総括的に計算するのが手っ取り早いだろうけど
質問者に対する第一の答えとしては（折角ソケットだし）fet挿し替えてみては？になるかな 訂正
＞＞Rs並列Ｃ容量によってcfが移動すると共に、Rs値により山の高さ（勾配）も変わる
特にどっちがどう、という意味ではない 追
「実機」とは"クローンに対するオリジナル製品”という意味でなく、「pc上の計算器結果」対「ブレボ上なり実際に作っている回路」を指します たとえばLTSpiceなどで包括的周波数の特性計算をする場合
fetの寄生容量は(真空管と違い）微々たるモノとして無視されるのか、丁寧に本来回路図に無いCをシミュレーション回路に付け加えるのか
今回のような(R2-68k)があるような場合にはどうなのか、などと考えるとつい実際的にはスペアナ実測を選んでしまう自分ですが
見落としのある計算（結果）盲信は余計に後々の２度手間苦労になりかねない もうこの人>>342に3万くらい払った方が良いだろ
無料の匿名掲示板にここまで労力割いてくれてるのに当の質問者は雲隠れって何なんだよ 質問者です
皆さんの書き込みに対して反応が遅くなって申し訳ありません
自身の知識不足から理解が追い付かずレスを何度も読み返し分からないワードはググりながらなので… >>323
秋月さんで探してみましたが見つかりませんでした だいぶ脱線と言うか質問者に寄り添ってない感じはわかる。
FETを勉強するいい機会と言ったのは俺だからちょっと責任感じてる、すまん
歪みが足りないんだよね？音は出てて、ハンダミスや回路の間違いも無さそうってとこだったよな
半可変抵抗器の値だけ測定してみて。そしたらどのくらいに設定すれば良いかのアドバイスが来るよきっと。現状を調べて>>332の値を試してみて >>322
>>327
なるほど、電コン入れるんであればソケット化して色々試した方がよさそうですね 誤解というか誤読があるので一応。
レス番300あたりから長文でレスしてるのは私以外に複数人いてる。
そこを踏まえた上で、私は金なんか別に要らんよ。
実機を組んで測定・評価してくれてる質問者の労力を考えれば控え目に言ってイーブンな関係だと思っている。
この気持ちが分からないヤツはアナログ回路設計には向いてないと思う。 >>342
Spiceモデルには、少なくともゲート容量のパラメータは存在するよ。
そこを理解した上で、実測値やデータシートから、必要な石のモデルを作るのがシミュレーターの正しい使い方。
そこを踏まえた上で外付け部品として扱わなければならないのはパターンのインピーダンスなど
絶対値にしてmΩ単位のインダクタンスとか、MΩ単位のキャパシタンスとか。
よほどの大電流や高周波でしかあまり問題にはならない成分。
ただ、これを言っちゃおしまいだけど、JFETの場合は石の個体差がデカ過ぎるのでシミュレータは叩き台にしかならんよね というか文章量としての労力はあるが、自作スレって言うならこの位は詳しく話をするもんだと思ってた spiceでいろいろやってみたけど、
現状で普通なセッティングにすると増幅率60～70dB程度だなこれ
３段目と４段目のソースを平滑して100dBちょっと（つまり１段あたり十数dBは稼げる）
あと、帯域バランスが根本から変わってしまうが、お勧めの改善策は
せっかくVpが広い石なんだし、もっとゼロバイアスに近い点で動作させる
というか、ソース抵抗を取っ払うってのは手だな。
その分、２段目で低域カットを担わせる感じにはなるだろうけど 余談だけどソース抵抗をバイパスしない場合の方が三極管に近い動作、みたいな事を書いてた人がいたように思うけど
これは、ちょっと言い回しとして言葉足らずかもしれない。
非対称歪みが発生する方法としては二通りある
①動作点を広く使う→つまりソース抵抗にコンデンサをぶら下げない
ただし、これは出力がグランド側に張り付かない範囲で、という話
つまり「電源電圧が十分高い」というのがもう一つ条件として加わる
②それとは別の方法で動作点を広く使う方法もある。
無帰還で使う→ソース抵抗自体をバイパスしてソースを０Ωで接地する
これの注意点は、入力の振幅が500mV程度を超えると、ゲートソース間に形成されるDがONになる
要するにダイオードクリッパになるわけだけど
ギターの信号ってハムバッキングで200Vrms程度なので、初段がゼロバイアスでも案外問題ない
というのが>>352の提案 だいぶ昔になるけど、この手のFETODを組んだ事があるんだけど
私のやったのと結構逆のセオリーでやってるんだよなこの回路は
・Vpの狭い石を使って負帰還をかけて非対称にする、というのがたぶんこの回路の設計思想
・私がやったのは予めVpを測って裸利得に近い状態で動作させた上で、バイアス電圧を調整する
前者のデメリットは電源電圧として高い電圧が要求される
後者のデメリットは増幅率が稼げない（gmが低い領域を使うことになりがち 加えてもう一点面白い現象があったので書いておこう。
電源電圧を上げて、出力波形の下半分の振幅が大きくなると
（つまり、定電圧だとソース電圧とカチあってクリップする部分の電圧）
何が起こるか？というと極端な話、これは半波整流回路の波形に近づいていく。
つまり次段とかのコンデンサにDC的な電荷として蓄積されていくわけね。そうするとどうなるか？
①信号入力直後と比べてコンデンサに電荷が蓄積され動作点も動いた結果
②数msec後には「増幅率が若干下がる」
これはまさにコンプレッサーのエンヴェロープ検出と同じ方向の変化なのだよね
FETや真空管のプリアンプに「コンプ感」を感じるという人は結構いるのは、たぶんこれなんじゃないかなと思う。 >>355
出力される波形が半波整流に似るまではわかるんだがその後のdc的な電荷云々がよくわからない
これはどこのコンデンサを想定してるの？カップリング？
ローパス？ パラCのケミカルコンプ感に飽きるとどうしてもVp
でもなく飽和領域使いたくなる LPFとカップリングとどっちかというと、カップリングだな。
交流電流のエネルギーがRMSがDC電位として蓄積されてくと考えるともう少し捉えやすいかな
５Vバイアスの正弦波はカップリングCを通すと（ほぼ）0Vに接地された正弦波として伝達される
しかし、５Vバイアスの半波整流をカップリングすると±数Vを中心に非対称にスイングする波形として伝達されるんだよね。
この現象はspiceとかのシミュレータでも再現するから試しにやってみると良いよ。
「十分大きなカップリングC」と「受け側の入力Z」で形成される時定数に対して
「十分長い時間に渡って過渡解析」をする。 ちょっと誤記だった
５V中心の１V振幅の正弦波→（カップリング）→０V中心の１V振幅の正弦波、というカップリングで
５V中心の1V振幅を半波整流した波形→（カップリング）→０V中心に（位相としてはずれてるが）±両方に振れた波形
つまり元の波形の中心がズレて、DC成分として伝達されちゃうんだな。
1KHzの波形のバイアスが数百msecとかって時間の間に変化していくわけ つまり整流するなら交流信号のエネルギーを、カップリング後に逃がしてやらないといかんわけだな
この、コンデンサが直流的な電荷をため込む、そしてそれを波形片側だけのエネルギーをダイオードとかで逃がすというのを積極的にやるのが
いわゆるブートストラップ回路とか、真空管時代にトランスレスの倍圧整流回路、とか この回路のバッファと手前でカップリング介さないのおもしろいな 因みに、この半波整流的な成分が最も出易いのは、恐らくRsに並列に入れるCではあるね。
どっちかというと次段ではなくて前段からの入力に近いのだけど、ちょっと表現がわかりにくかったかもしれない。
Iｄ≒Isだから、入力か出力か、でいうとちょうど間に位置するのがIs Id→Isによって生じたRs両端の電位が、Vgsを決定して動作点が移動する。
Rsが負帰還的に動作する、というのがここでも理解できるかと思う
出力が入力に影響を与えるわけで、まさにこれこそがフィードバック >>346
ううむ、確認せずに書いてしまって申し訳無い
以前見た時はあったと思ったんだがなあ
この際だからいっそのこと、2SK303や2SK208辺りでやって見てはどうだろう
秋月にリクエストしても入荷されるかは不透明だし入荷されたとしても相当待たされるから >>360
半波整流に似た信号がcを経由して伝播する、その反応時間はzによって遅くなる。という理解でok?
位相が遅れてるのとは違うの？EQやローパスハイパスで同じような挙動するよね >>332
え゛
Ltspiceに回路全部入力して解析したんですか(絶句)
>>338
スペアナは何を使ってます?
個人で入手可能なスペアナとなると、ハードじゃなくソフトにならざるを得ないでしょうけど、何せ情報が少ない
USBオシロも欲しいっすねえ
安くて良いのないですかね＞各位 >>366
位相と言えば位相なんだけど、あんまりそういう言い回しにはならないね。
1kHzの正弦波を半波整流して、数十msec単位のバイアス揺動があった。
後者は周波数に換算すると数十Hz。
じゃあ位相というからには「どっちの周波数を基にして位相を表現するのか？」という話になるわけ。
「数百πの位相ズレ」とはあんまり言わないでしょ？ LPFなんかで似たような挙動をするというのは恐らくこういう話
（飽くまで１kHzなら1kHzの正弦波に於いての±π/2程度の）位相ズレが起きるフィルター特性に於いて
過渡解析を行うと、初期位相の分だけのDC成分が残ってる、というのはよくある話
というのは、電流も電圧も普通は初期位相0から始まるから、そこから定常状態に落ち着くまでの間
数周期分波形が歪むわけだよね。
なので、シミュレータでも「あくまで定常状態の波形」を見たい場合は
長時間分回して、後ろの方の波形だけを取り出して観察するということをしないといけない ここらへんは抽象的なセオリーだけ聞いても納得できないと思うので
アッパーオクターブ系のファズの出力波形を、シミュレートでも実機でもいいから観察してみるといいよ。
信号入力直後と定常状態で振幅が変わってたりして、これがいわゆるファズ特有のアタックの潰れとか言われるやつで
出力のカップリングコンデンサの容量に大きく依存する >>367
基本的にソース接地を直列に繋いでるだけの回路なので数十分くらいで回路図は入力できるよ
FET四つ並べて、Gのプルダウンと分圧、ソース、ドレイン抵抗を４つずつ並べる。
同様にコンデンサをSとD両方に二個ずつ並べて、あとは結線、これで終わり。
使わない部品の処理は、例えばCなら0uf、Rは0Ωあるいは絶縁したければ100Mとかにすればいいだけ 電源のデカップリングとか出力のソースフォロワを省略しても大して結果に大して影響は出ないでしょ、というのはまず大前提としてある。 >>371
最近、ディスクリート増幅回路の教科書みたいなものを色々漁っているんですがなかなか良い本が見つからない、と思ってました
LTSpiceでシミュレートさせちゃえば良いんですね
bigmuffの回路を必死こいて連立方程式解いてました
真面目にLTSpice使い込んでみます この辺の知識があると、出る音を推測できるのかな？
自分は知識がなくて、落ちてる回路図で作るだけ。
出る音は作ってみるまで分からない。 以前モノの試しにaliで調達してみておいた2sk30a-gr測ってみた
もっと昔（ネット普及以前）何処ぞ（東芝純正と思うが）で買ったものと比較で
aliは２店で各10pcずつ見た目（出所）はまあ同じか
vpおおよそ1.8v～1.84v範囲 minで1.78v
同じくidssは2.53mA～2.62mA範囲 maxで2.94mA
何処ぞのモノは
2.5v～2.65v範囲でminが2.35v
4.88mA～5.2mA
aliのモノは（ほぼ）ギリでデータシート範囲内（minで漏れるが)と言えなくはないが、商品表示としてはYランクが正しい（親切）だろうな（注：製品自体のクオリティーの話ではない）
純正（らしいモノ）はしっかりランク平均（中心値辺り）を示している。
これもクローンなり既存の回路図を再現する場合に石の型番だけで充てると具合が変わってしまうであろう例だね。 上の件でも桜屋さんのJ201（自分も購入したが）は「在庫切れ」となっていて
今は実際モノが無くちゃんとノーブランド品（別商品）として扱ってる訳だから良心的だと思うよ?>>323
一応（度々お世話になっている）お店の名誉の為にも 笑 >>373
10年以上前の話だけど、私はCQ出版のPSpice（OrCAD)の本を一冊買って読んだ。
OrCADの試用版と、２SC1815とかの定番石のモデルが収録されたCDが附属で
確かちょうど2SK30かなんかのDC解析なんかを説明してる項目があった。
OrCADは部品点数制限のないちゃんとしたやつはシェアウェアで結構なお値段するんだけど
モデルを作りこむとか、ネットリストやレイアウトとして吐き出す、みたいな拡張性はある。
会社で買えって言ってるのになかなか買って貰えないのでLTSpiceで我慢してるのが現状（愚痴） 外から携帯で書き込んでたのでたぶん度々ID変ってるけど連投
先述の本にも書いてるのだけど
「部品特性を理解してない人がシミュレータを使っても意味がない」
特にディスクリートのアナログ回路を勉強するのにシミュを使うのは、片手落ちになりがちなので注意。
シミュレート→実測する→モデルを修正する→シミュレート（実測値に近付く）
というループの繰り返しなんだけど、「モデルを修正する」という行程は
セオリーを理解して連立方程式を手計算で解くとかって手間を最低一回はやった人じゃないとできない。
そして、その煩雑な手計算をショートカットできるのがシミュレータ、という有り難味も理解できない。 まずぶち当たる壁として、目的の回路に用いられてる部品のモデルがシミュに入ってない。
ないものは自分で作るしかない。メジャーな部品はネットで拾える事もあるけど
それじゃあ「拾い物の回路図を組んでみてたまたま音が出た」ってのと同じレベルなんだよ。
一方で、「手持ちの部品でなんとかして意図した音を出してみせる」というのがアナログ回路設計という仕事。 >>290
グラフに書き込んでみたのですがY軸の値を1.5で割って書き込んでみたのですが記述されている動作点と違いました
自分のY軸の値の出し方が違う様に思うのですが確認お願いします
https://m.imgur.com/Rv54ZF3 >>381
やり方自体は合ってるよ。
Y軸（Id値）の換算比率については私の概算だともうちょっと低くしてたと思うけど
①Vpの値（曲線とX軸との交点）が1.5Vなので、ちょうど、上から三つ目の曲線が使える
②その曲線とY軸との交点が「目的の石のIdss」
…ここで私は「2SK30のIdssは2.8mAちょっと」と読んだので
③2.8の目盛りを「質問者さんの手持ちの石のIdss=2.0mA」と読み替えた。
一方でこの画像では3.2→2.0と読み替えてるね。
ちょっと私も実際にちゃんと定規で線引いて読んでなかったので読みが間違ってたかもしれない。ごめんなさい
改めて読み直すと、Vgs≒0.7V，Iｄ=0.6～0.7mA程度が動作点になってるかな 改めて自分の過去レスを読み直すと「Vg-0.9V、Id0.4mA」とか書いてるな。
①私はPC上の目視と暗算で出してたので数値を読み誤ってた
②Y軸の数値の出し方については私の説明が足りなかった
以上、謹んでお詫び申し上げます。
と、このように実際のグラフに定規当てて動作点を特定した人の方が真実に近い結論を導き出したりするのがJFETの面白いとこですな。 ちょっと自宅PCのペイントでの編集で恐縮だけど
https://imgur.com/gallery/6oOJo8U
こんな感じで合ってるかな？
恐らく質問者の導き出した値と10％程度の差異だと思うけど >>383
返答ありがとうございます
ふと思ったのですが回路図にはなくて実態図にはある(自分は入れました)ゲインpotの1番からアースの間の22kの抵抗って入れる入れないでどの様な変化があるのでしょうか？ ゲインはPOTで抵抗分圧してるだけで、グランドとの間の抵抗は最低ゲインを決める。
POTが500kだから、22kの抵抗を入れると22/522≒4.2％
つまり最大ゲインの4.2%までゲインを絞れる。他のとこの動作には殆ど影響しないので好みで弄っていいとこだね >>385
gainを絞りきった時に無音にならないように下駄履かせてるのだと思う お目汚しついでに
「半波整流波形をカップリングするとどうなるか？」の波形を
青がカップリング前、緑がカップリング後
100n、100kでカップリング
https://imgur.com/gallery/FKyVkMN
長時間で見ると
https://imgur.com/cfB4Eya
Cを1uFに変更すると
https://imgur.com/Iwf2GGC
CRの定数に関わらず、最終的には波形上側の積分値と下側の積分値が等しくなるようにバイアスされる ここで察しの良い人は例えばこう考える
「正弦波の整流波形ではなくて矩形波だったらどうなるの？」
https://imgur.com/oZYMV2h
はい。積分値が変わるのでバイアス電圧から見た最大振幅がシフトします。 >>378
JFET自己バイアスの場合、Rsを一意に決められないんじゃないでしょうか
ソース電位が動くとVgsが動いてVdsも動いてしまう
負荷線書こうにも >>25 の回路だとIdが0.9mA未満でVgsも決められない
結局LTSpiceみたいなシミュレータでカットアンドトライするしかないんじゃないでしょうか 何をもって決められないと言ってるのかよくわからんけど、操作方法だけ書くとグラフ曲線上から（任意の）動作点を選ぶ。動作点から原点に向けて引いた直線の傾きが目的のRsの値。 この時の原点が何を意味するか？
ゲート電位だよ。
先に引いた直線と平行な直線を（任意の）ゲート電位から引き直す。
ソースフォロワでゲート側にバイアスを加えてやる場合もこのやり方でいけるよね。 今製作中のやつ計算計測のカットアンドトライでもう１年か・・
そろそろ一号機としてひとつシャーシに組み入れようかなぁ・・ もう元の質問者置いてけぼりだな
自説を語るのもいいけどコミュニティでコミニュケーション取るのも大切だぞ >>395
こういう事言うやつこそが、質問者にアドヴァイスを一個もできてないわけだけどな
お前が理解できないから置いてきぼりで寂しいんだな。 一応今考えられる解決案はズラリと出てる（出尽くしてる訳ではないだろうが）訳で
（箇条書きにする？）
後は質問者が条件によりその選択肢（順番も含め）採りながら(時間はかかるだろうけど）試していくことと
更に他者は質問者に対し解決策を模索している状況だと思う
本人がアリ物でなんとかやる、と決めれば定数変更により（それに伴う様々な変化までを扱おうするのならば）実験・経験にはいい材料になるし
また（時間があれば自分でも色々やりたいところだが）その都度ある程度の結果が聞ければまたこちらもありがたい話。
一応私的案としては物が無いのであれば（上にもあったが）vp/idss近い代替石を探す（自分なら1ｖ/1mA未満を試してみたい）
素直にある既存回路に向いた石をその特性として選ぶというのもひとつの方法だと 読み返しもせず記憶だけで失礼確か
Q3ドレインに47ｋの下駄って話があったけか、それほど（質問者の歪にたいする）影響は少ないと思ったが
もしかしてポイントがあるとすれば
ここはフィルターの影響も（そもそも可変だし）それなりだし
高めのRsでvpに引っ掛けてクリップというなら、ここのtrimを繊細に調節するなり
先ずは>>286表のQ5⇔Q3取り替え？とか 向こうでファズやってた人でしょ？
面白いことやってんなと俺も最初はコメントしてたんだが反応するでなく自説を展開するだけでしょ
勉強になるところもあるが彼独自の理解や車輪の再発明が多くてな JFETのソース接地なんてごく基本的な回路で車輪の再発明なんてしようがないように思うけど、何かコンプレックスでもあるのかな？ >>397
今までに挙がった案が
パイパスコンデンサの追加
Q3のトリマーに47k
ソース抵抗取り外し
FETの差し替え(メーカー物or代替)
だと思うのですがまず差し替えしてみてそれでもダメなら回路を弄る方向で考えています
今自分で入手出来るとしたらギャレットさんでsiliconixのJ201を買う位しか当てがないのでまずこれかなとsiliconixとFairchildのデータシート見比べてたら前者VDS＝15V後者VDS＝20となっていたのですがidssとvpは違ってくるのでしょうか？
http://pdf1.alldatasheet.jp/datasheet-pdf/view/600338/VISHAY/J201/+4014W-VyhSHwadMNBN+/datasheet.pdf
J201の代替としてよく見る2N5457はどうかなと考えてます >>398
予備で３つ同じ石が手元にあるので測ってみたのですが
1.35mA
1.306V
1.27mA
1.238V
1.74mA
1.542V
だったので後で差し替えてみます >>402
Vdsについては一般的に、ある程度（数V程度以上）あれば、あまり特性の変化はないと言われている。
http://pdf1.alldatasheet.jp/datasheet-pdf/view/600339/VISHAY/J201.html
例えば、３ページ目右下、Vds-Idグラフ。ゲート電位が一定ならば、Vds＞４Vくらいでほぼ水平でしょ。
逆に、この特性を利用したのが、JFETのゲートソースをショートした「定電流ダイオード」と謳われて市販される商品なんだね。
逆に、低電圧で飽和領域で歪ませる場合は厳密にはこのグラフからクリッピングの特性を割り出すことになる（Vdsが０に近付くので） 同じ増幅率、バイアスで、ドレイン抵抗、ソース抵抗をともに大きくとった場合は、DS間のON抵抗の影響は相対的に小さくなる（ハードクリップの方向） >>399
「向こう」が何をさしてるのかよくわからんし、残念ながらお前さんが思い描いてる人物とは別人だよ私は。
くだらん人格批判をしてる暇があったら、質問者に対して、飽くまで技術的な、お前さんなりの「自説」に基いた解決策を何か提案してやりなよ。
以降、質問か技術的な反論以外は無視するよ >>402
（周辺値そのままという条件で）差し替えなら2N5457はざっくり言って（質問者の変えたい歪感については）むしろ減る方向になるのではと思う
今手持ちの5457が1.2v/2.4mA程度だが、今の値（>>286）と比べても歪についてはほとんど似たような感じかと
siliconixJ201だったら数値的には大丈夫だと思う
平均値としても1v/1mA未満辺りだとして、回路図（の意図）に沿ったものにはなるだろうと >>399
シリコンでゲルマトーンベンダー代替してた人の批判をしたいんだろ？
何も生み出さずにグチグチ言ってるだけのお前よりよっぽど生産的だと（文字通り）思えるけどどう？ ファズ作ってたヤツとかあまりにもザックリ過ぎてオレの事だと気づかんかったわ
人格攻撃すんなら文体でわかれよそんくらい あ、でもJFETソース接地ってなんの事かわからんな
作動増幅回路のソースフォロワっていう意味わからん回路なら書いたが ■ このスレッドは過去ログ倉庫に格納されています
